allegro-DFX准确性设计(一)（allegro精度设置）

微信号 | 高速先生

文 | 肖勇超

随着电子产品迭代的时间越来越短，产品研发的周期成为工程师最大的挑战之一。如何提升设计效率就成为行业必须要探索的方向 ，EDA软件及产品公司都在此方向投入巨大的关注。在注重设计速度提升的同时，大家也认识到提高设计正确性，确保项目设计一次成功，来减少返工时间，从而提升设计效率，缩短项目周期。

以往我们使用allegro 16X设计时，遵循DXF约束布局时我们通过设置合理的PACKAGE KEEPIN、 PACKAGE KEEPOUT和ROUTE KEEPIN等规则，结合合理的Physical和Spacing规则来保证我们的设计准确性。Physical规则设置如下图所示：

Physical规则

根据单板的实际情况合理设计层叠阻抗和最小线宽（注意工艺加工能力）；不同阻抗线在同一层面进行合理的线宽区分便于加工识别，保证阻抗设计准确性；同时注意最大板厚钻径比。而对于Spacing规则设置，同样需要结合设计设计合理的规则。例如：最小的 line/via、line/SMD、shape/via、via/via 的最小间距是否满足加工要求；合理的SMD Pin/SMD Pin 、 SMDPin/Thru Pin、 Spacing规则保证器件的DFA；CLK、DDRX、PCIE以及48V等信号同样需要设计合理的Spacing规则来保证信号完整性。Spacing规则设置如下图所示：

Spacing规则设置

再将设计中的层叠阻抗信息、加工要求和注意事项通过drill层或者特殊加工文件输出给工厂。

drill信息

对于相关的丝印、阻焊、钢网、拼板、工艺要求等DFX检查根据软件报表和规则进行人工检查（或者skill和CAM350辅助检查）如下图所示：

报表检查

工艺规则设置

而对于DDR4/高速串行总线，需要设计工程师关注阻抗、耦合、布线细节等各个方面。但是随着密度的增加，PCB板上成千上万的高速信号，靠人力去检查优化，效率是非常低下的，也容易造成疏漏，很难全面保证设计的准确性；而且部分隐性问题对于非专业人员来说就是定时炸弹。如下图所示案例：

案例一

案例二

当然不同的公司在PCB设计部分都有自己相关的规范和流程，对于PCB设计准确性通过各部门通力合作来保证，如一博科技的设计流程如下所示：

一博PCB设计流程

随着消费类电子的设计进入高速信号时代，更加复杂高密的设计，DFX问题一直都是困扰Layout工程师的一大难题。常规Layout设计规则只是约束线宽和间距，对于复杂的DFX问题只能依靠人工检查，难以保证设计的准确性，而通过团队协作时需要较多的时间沟通反馈，后期通过第三方辅助软件检查或者等PCB工厂的工程确认来反馈问题重新修改设计，则影响效率和项目交期。Layout工程师需要工具辅助来规避常规的DFX问题，保证设计准确性。

提问：对于PCB设计中的DFX问题，大家平时是怎样避免的呢？